1、if函数
在单元格中输入公式if(b295,极优秀,if(b285,良好,不及格))，向上再填充即可解决。
2、单元格自定义格式
左键单击区域，按ctrl1先打开系统设置单元格格式，之后在自定义中再输入代码：[95]优秀;[85]良好的思想品德;考及格，直接点击确定即可解决。
3、用来text函数
和单元格格式的自定义设置差不多，text函数意见条件区段格式，是可以在单元格中键入公式text(b2,[95]优秀;[85]良好素质;及格)
ps：如果不是遇见多个条件判断，过了一会儿还是是可以用text函数来实现程序。但text函数的条件区段不超过只不允许三个指定你条件，这里多了一个条件，该怎么帮忙解决呢？
再输入公式：text(b2,[90]杰出的;[80]良好素质;text(b2,[60]达标;[60]不达标))
说明：先把后两种条件即全部达标和不不达标两种考核等级通过两个区段格式可以确定，回的结果再增强前面两个等级用text函数通过三个区段格式判断。
case语句一般化合无优先级的判断结构，与if语句的区别是，它的判断条件一般互斥关系，多用于译码电路。
case语句时并发语句，是需要区分联成一体逻辑来利用，不必然逻辑的优先于级别。if……arguments语句时36级相互嵌套语句，大多数采用逻辑的串联来实现方法，该结构具有优先级别问题。
veriloghdl是一种主要是用于数字逻辑电路设计的语言。用veriloghdl具体描述的电路设计那是该电路的veriloghdl模型。
veriloghdl既已一种行为具体解释的语言也是一种结构具体解释的语言。这也就是说，既这个可以用电路的功能描述也可以用元器件和它们之间的连接上来确立所设计电路的veriloghdl模型。
verilog模型也可以是实际电路的相同级别的抽象。这些抽象的级别和它们按的模型类型共100元以内五种：
系统级(system):用高级语言结构实现方法设计模块的外部性能的模型。
算法级(algorithm):用高级语言结构实现程序设计算法的模型。
rtl级(registerstranferlevel):具体描述数据在寄存器之间流动起来和如何处理这些数据的模型。
门级(gate-level):具体描述逻辑门包括逻辑门之间的再连接的模型。
开关级(switch-level):描述器件中三极管和储存节点这些它们之间连接到的模型。一个复杂电路系统的完整veriloghdl模型是由若干个veriloghdl模块构成的，每一个模块又是可以由若干个子模块组成。其中有些模块不需要综合类成具体一点电路，而有些模块只不过与用户所电脑设计的模块交互的年代最久远电路或激励信号源。
凭借veriloghdl语言结构所可以提供的这种功能就也可以构造一个模块间的清晰层次结构来请看十分复杂的小型设计，并对所作啊,设计的逻辑电路接受不是很严的修改密保。veriloghdl行为请看语言以及一种结构化和过程性的语言，其语法结构更加合适于算法级和rtl级的模型设计。
这种行为具体描述语言具有200元以内功能：
·可描述顺序执行或左行执行的程序结构。
·用延迟高表达式或事件表达式来必须明确地操纵过程的启动时间。
·实际名称之前的事件来能触发其它过程里的激活行为或停止行为。
·可以提供了条件、if-arguments、case、重复运行程序结构。
·提供了可带参数且非零代代延续时间的任务(task)程序结构。
·需要提供了可定义新的操作符的函数结构(function)。
·能提供了主要是用于建立起表达式的算术运算符、逻辑运算符、位运算符。·veriloghdl语言才是一种结构化的语言也非常适合我于门级和开关级的模型设计。因其结构化的特点又使它具有200以内功能：
-提供给了求完整的一套组合型原语(primitive);-提供给了双向通路和电阻器件的原语;-可建立起mos器件的电荷分享分享和电荷脉冲前沿动态模型。veriloghdl的构造性语句是可以计算精确地确立信号的模型。
这是毕竟在veriloghdl中，提供了延迟大和输出强度的原语来组建精确程度很低的信号模型。
信号值这个可以有差别的的强度，也可以实际设定好宽范围的模糊值来降底不考虑条件的影响。
veriloghdl充当一种有高级的硬件请看编程语言，有着类似于c语言的风格。其中有许多语句如：if语句、case语句等和c语言中的对应语句非常相似。要是读者也能够掌握c语言编程的基础，那么去学习veriloghdl却不是难办，我们如果能对veriloghdl某些语句的普通方面略写理解，并加强机试去练习就能挺好地能够掌握它，借用它的强横功能来设计复杂的数字逻辑电路。下面我们将对veriloghdl中的基本语法无一遗漏细加介绍。
