每个veriloghdl程序源文件都以.v充当文件扩展名。veriloghdl区分大小写错误,也就是说大小写字母完全不同的标识符是完全不同的。quartusii中一般情况下，都用到的文件扩展名：
.vhd：vhdl源代码文件
：符号图文件
：顶层原理图文件
.mif：存储器系统初始化文件
.qpf：工程文件
一个工程里面一般是只能一个文件，不然编译程序时就真不知道是哪个了。在设计顶层文件时，我到是再添加过于个文件到同一个工程中去步骤追加：project---main/removefiletoproject---再点击“三个点”---找到你要添加的文件----add---可以确定，就完了。
返回到主页面，在左上脚中点files---devicedesignfiles中就可注意到你添加的文件了。我都是初学入门，也不很懂，到底你是不是你想要的，但上面的步骤仅仅在设计顶层文件时会用到的
说白“顶层设计文件”，是指你的设计模块中，真包含所有小模块的那个比较大的设计模块。
要是借用软件设计的概念，应该是“主程序（主函数）”，是因为主程序将动态链接库所有的子程序(函数)，不过，子程序(函数)也可能动态创建低冷层次的子程序(函数)。一个模块化设计的程序中，可以有很多个子程序，但只有一一个主程序。
虽然，一个模块化设计的硬件系统中，也可以有很多个电路模块，大一点的模块中还这个可以乾坤二卦一些小一点的模块，但整个硬件系统是一个大的模块，它应该是所谓的顶层设计文件。
在顶层设计文件的结构体中，可以用多个元件例化语句详细解释这个硬件系统中有几个模块，和各个模块之间的连接到关系；如果某个模块内的关系都很简单，还可以直接用左行信号变量语句描述其数据流，也可以用一个进程语句请看其行为。
在顶层设计文件的结构体中，每个并行语句都描述了一个电路模块，有几个并行语句，就有几个电路模块。
一个工程里面就像是只有一一个文件，不然的话编译程序时就还不知道是哪个了。在设计顶层文件时，我到是直接添加过多个文件到同一个工程中去步骤万分感谢：project---set/removefiletoproject---点击“三个点”---找不到你要再添加的文件----omit---确认，就再说。
又回到主页面，在左上脚中点files---devicedesignfiles中就可看到你添加的文件了。我也是初学，也不很懂，可不知道你是不是你打算的，但上面的步骤只是因为在设计顶层文件时会用到的
